RTL designer

14 апреля 2021    44
Откликнуться

Обязанности:

Разработка и верификация сложных функциональных модулей для ASIC на Verilog/System Verilog.

Требования:

  • Опыт разработки и верификации RTL для ASIC от 3 лет;
  • Отличное знание Verilog/System Verilog;
  • Опыт использования RTL симулятора от 3 лет (any vendor);
  • Знакомство с архитектурой современных процессоров, знание современных SoC интерфейсов (ACE, AXI);
  • Уверенный пользователь Linux;
  • Английский на уровне чтения технической документации и умения вести переписку на технические темы;
  • Опыт работы с системами контроля версий.

Дополнительным преимуществом будут:

  • Знакомство с make и скриптовыми языками (perl/python/tcl/shell);
  • Опыт программирования на C/asm;
  • Опыт работы с ПЛИС от Altera и/или Xilinx и соответствующим программным обеспечением;
  • Знакомство с методами формальной верификации, SVA.

#RTL    #Verilog    #System Verilog     #ASIC

Бонусы

  • Высокая оплата труда (по результатам собеседования);
  • Оформление по ТК РФ;
  • Интересная и перспективная работа, возможность быстрого профессионального и карьерного роста;
  • Гибкий рабочий график;
  • ДМС, оплачиваемый отпуск и больничный;
  • Возможность публикаций и поездок на конференции;
  • Рассмотрим перспективных кандидатов, опыт которых не полностью соответствует требованиям.

Дополнительные инструкции

Работа в Syntacore - это редкая возможность поучаствовать в разработке самых современных процессорных технологий в составе сильной команды мирового уровня. Все активности - проектные, можно переключаться между разными направлениями в разных ролях, повышая профессиональный уровень.

Подписывайтесь на наш телеграм-канал @remotelist, чтобы всегда быть в курсе новых вакансий! Дайджесты с новыми вакансиями появляются каждые 2-3 часа.

Еженедельная рассылка топ-15 самых просматриваемых вакансий сайта. Письмо приходит каждое воскресенье.